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    新版套件包括Vivado實驗室版本、加速仿真流程、交互式CDC分析和先進的SDK系統(tǒng)性能分析 

    2015年5月5日，中國北京 - All Programmable技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)）今天宣布推出可加速系統(tǒng)驗證的Vivado®設(shè)計套件2015.1版。該版本具備多項可加速全可編程FPGA和SoC開發(fā)及部署的主要先進功能。全新版本包含Vivado實驗室版本 （ Vivado Lab Edition）、加速的Vivado仿真器與第三方仿真流程、交互式跨時鐘域（CDC）分析以及賽靈思軟件開發(fā)套件（SDK）提供的系統(tǒng)性能分析。

    全新的Vivado實驗室版本

    Vivado實驗室版本是一款免費的輕量級Vivado設(shè)計套件的編程與調(diào)試版本。該實驗室版本包含Vivado器件編程器、Vivado邏輯與串行I/O分析器以及內(nèi)存調(diào)試工具，專門針對無需全功能Vivado設(shè)計套件的實驗室環(huán)境。Vivado實驗室版本是比全功能Vivado設(shè)計套件小75%的簡易版，大幅縮短了實驗室的設(shè)置時間，并減少了系統(tǒng)內(nèi)存需求。對需要通過以太網(wǎng)進行遠程調(diào)試或編程的設(shè)計團隊來說，Vivado 設(shè)計套件2015.1版還提供了獨立的硬件服務(wù)器，其大小還不到完整版Vivado設(shè)計版本的1%。

    Vivado仿真器及第三方仿真流程

    Vivado設(shè)計套件2015.1版還提升了仿真流程，可將LogiCORE™IP編譯時間縮短2倍以上，讓整體仿真性能比此前版本快20%。新版本還全面集成了賽靈思聯(lián)盟計劃成員Aldec、Cadence Design Systems、Mentor Graphics和Synopsys所提供的仿真流程。

    Aldec公司的CEO Stanley Hyduke博士表示：“利用賽靈思Vivado 工具指令語言（Tcl）存儲基礎(chǔ)架構(gòu)，Aldec現(xiàn)在能在Vivado設(shè)計套件中全面集成Riviera-PRO和Active-HDL。這種獨特的集成功能將給客戶帶來極為簡便的易用性優(yōu)勢。”

    交互式跨時鐘域分析

    賽靈思還提供交互式CDC分析功能，進一步擴展了其先進的驗證功能組合。該功能支持設(shè)計人員在設(shè)計早期階段調(diào)試CDC問題，從而減少了昂貴的系統(tǒng)內(nèi)調(diào)試周期，提升了生產(chǎn)力。結(jié)合Vivado設(shè)計套件的交互式時序分析和交叉探測特性，CDC分析功能可提供強大的時序分析和調(diào)試功能，并加速產(chǎn)品上市進程。

    賽靈思SDK加入先進的系統(tǒng)內(nèi)性能分析與驗證功能

    為加速開發(fā)Zynq®-7000全可編程SoC，賽靈思針對裸機和Linux應(yīng)用擴展了其系統(tǒng)性能分析工具套件。賽靈思SDK現(xiàn)使嵌入式軟件開發(fā)人員能夠分析其SoC設(shè)計的性能和帶寬，包括處理器子系統(tǒng)（PS）的關(guān)鍵性能參數(shù)，以及PS、可編程邏輯（PL）和外部存儲器之間的帶寬分析。采用AXI流量生成器的系統(tǒng)建模設(shè)計則可用于Zynq-7000全可編程SoC ZC702和ZC706評估板。