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　　3C（通信、計算機和消費電子）產品是目前市場增長的主要推動力，而這些產品具有集成多種功能、低功耗、生命周期短以及小尺寸等特點，為這類產品中的芯片提出了新的課題，增加了芯片的設計復雜度。而按照摩爾定律，芯片企業正在向更小的技術節點轉換，即開展65nm，甚至是45nm產品的設計。這些新設計的復雜性主要表現在以下幾個方面：設計規模極為龐大，動輒上千萬門以及成百上千個IP（半導體知識產權）宏模塊；就物理設計而言，大多采用層次化物理設計流程，包括多個環節，像RTL（寄存器傳輸層）和具有物理實現意識的綜合、面向測試的設計(DFT)、時鐘樹綜合、功率網格設計、布線、信號完整性分析、功率分析以及設計的收斂，這些過程都非常耗時，僅生成一個布局規劃圖及其相應的物理實施就能輕易地耗費掉一個月左右的時間。

　　而與此相反，為滿足市場的要求，設計的周期不但沒有增加，而且還在迅速縮短。例如，在20世紀90年代，IC（集成電路）設計的平均周期為兩年；到前幾年，平均周期縮短到一年；而在現階段，設計的周期只有6個月，因此，IC設計公司還面臨著產品上市時間的壓力。設計一旦延遲，產品很可能就失去了好的市場機遇。為此，目前先進的EDA工具要具備幾大功能：一方面它們要提供高容量、高性能的數字集成設計能力，完成更先進產品的設計；另一方面，它們需要做到面向測試的設計，具有可預見性，并對可實現性能夠盡早反饋。

　　而低功耗設計也是業界的一個熱點主題。實現最優化的低功耗設計需要在設計流程的不同階段進行權衡，時序對功率和面積對功率等因素的折中就是一個典型例子。成功的功率敏感設計要求工程師們具備準確、高效地完成這些決斷的能力。為了能夠達到這一目的，設計師需要被授權使用正確的低功耗分析和最優化引擎，這些功能要求被集成在整個RTL(寄存器傳輸層)到GDSI(物理級版圖)的流程中，而且要貫穿全部流程。而EDA工具廠商也不斷在這方面進行努力。

　　此外，混合信號芯片的比例越來越高。相關市場調研公司預測，在65nm芯片設計中，約有50%的設計工作是混合信號設計。這樣一來，如何打破原來模擬設計流程與數字工作完全隔離的狀態，提供把模擬和數字信號設計緊密整合為一體的EDA工具將成為EDA廠商不斷創新和完善的目標。

　　低功耗流程設計可減少五成功耗

　　設計的復雜性、上市時間以及成本的壓力需要EDA工具提供高容量、高性能的數字集成設計能力以及高度的可預測性、可靠性驗證。這樣一方面可以幫助客戶實現更先進產品的設計，另一方面能夠規避產品設計的制造風險，縮短產品上市時間。

　　沒有EDA工具的幫助，設計公司想做低功耗產品是很難的。用低功耗的流程來做設計，產品至少可以減少50%的功耗。3年前我們把低功耗的實踐加以總結，正式形成了一套理論，把我們自己的工具各個環節全部做在一起，整合起來，形成了一整套低功耗技術。同時我們也與產業鏈、設計鏈的公司合作，把整個低功耗的一套方法和這些公司交流，比如IP公司ARM和代工廠中芯國際，我們都與他們保持密切合作。我們把業界的伙伴聯合起來，一起來解決低功耗的問題，這是一個產業化的模式。

　　低功耗是把我們整個工具的結構改變，而不是簡單地加一項進去，單純加一項進去可能會改變時序，會影響它的功能。因此，芯片的功能、時序、功耗這三個方面要一起考慮。而且功耗不是只在后端物理實現的時候才考慮，在前端做功能性設計、結構性設計和邏輯性設計的時候也要考慮。我們起步比較早，目前在一些比較先進的低功耗芯片市場我們的份額非常高，大家都用Cadence的產品做一些比較先進的低功耗芯片。

　　我們的工具之所以可以實現低功耗，是因為在做邏輯設計和物理設計時，有關低功耗的功能就已經設計在工具里，邏輯集成、數據布線、仿真等都有低功耗的特征在里面，這是一個趨勢。我們在3年前推出了CPF(通用功率格式)的最早版本，CPF是一種方法，我們把它應用到工具里面。

　　CadenceEncounter最新的數字IC設計平臺7.1版在Encounter6.2版的基礎上增加了許多業內領先的功能，把客戶從復雜設計的困擾中解放出來，能夠專注于他們的核心競爭力———設計創新之中。

　　此外，Cadence設計系統公司最近宣布推出C-to-SiliconCompiler（編譯器），這是一種高端綜合產品，能夠讓設計師在創建和復用系統級芯片IP的過程中，將生產力提高10倍。這種重要的新功能對于開發新型SoC（系統級芯片）和系統級IP，用于消費電子、無線和有線網絡市場的公司尤其可貴。通過與合作伙伴開發相關產品證實，C-to-SiliconCompiler可提高設計質量，減少設計時間。